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一文了解芯片生產(chǎn)制造流程（二）
來(lái)源:公眾號(hào)【IC男奮斗史】
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作者: IC男奮斗史
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發(fā)布時(shí)間: 2022-03-18
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本文主要介紹芯片后道封測(cè)流程。
芯片封裝
芯片封裝的流程也很復(fù)雜，通常也需要經(jīng)歷幾十甚至上百道工序，這里我主要給大家介紹下其中的一些關(guān)鍵環(huán)節(jié)。
封裝的第一道核心工序是晶圓切割，切割之前通常會(huì)按要求對(duì)晶圓背部進(jìn)行打磨(backgrind)，使其達(dá)到封裝需要的厚度。
然后再把晶圓按照die的大小進(jìn)行切割，切割過(guò)程中會(huì)用純水一邊清洗一邊降溫，切割完成后晶圓上的每一顆die就會(huì)獨(dú)立出來(lái)。
最后再根據(jù)CP測(cè)試輸出的Inkless Map把晶圓上CP測(cè)試pass的die取出來(lái)去做封裝。
對(duì)于不同的封裝形式，接下來(lái)的流程都不盡相同。這里我們以FCBGA和QFP為例，給大家做簡(jiǎn)單敘述。
對(duì)于FCBGA封裝，接下來(lái)我們會(huì)把基板、die和金屬散熱片堆疊在一起，就形成了通常我們看到的FCBGA芯片的樣子?；逑喈?dāng)于一個(gè)底座，為die提供電氣與機(jī)械界面。金屬散熱片主要負(fù)責(zé)die的散熱，同時(shí)也和基板一起對(duì)內(nèi)部的die起保護(hù)作用。
對(duì)于傳統(tǒng)的QFP封裝，接下來(lái)我們會(huì)把die放到引腳框架(leadframe)里邊，leadframe通常是矩形結(jié)構(gòu)，可以同時(shí)放置多個(gè)die。
然后再對(duì)每一個(gè)die進(jìn)行打線(wire bonding)，將die內(nèi)部的pad引出到leadframe的引腳上，使內(nèi)部的die到外部的引腳建立電氣連接。接下來(lái)再給leadframe中每一個(gè)放die的位置灌入塑封材料，使die密封在內(nèi)部。
最后再把leadframe按照每一個(gè)die位置切開(kāi)，并把引腳壓彎，這樣QFP封裝的芯片就成型了。
芯片封裝是溝通芯片內(nèi)部世界與外部電路的橋梁，同時(shí)還可以起到安放、固定、密封、保護(hù)芯片和增強(qiáng)電熱性能的作用，是半導(dǎo)體制造業(yè)的核心技術(shù)。芯片封裝就好比給芯片穿上外套，不同形式的封裝代表不同樣式的外套，使用環(huán)境各不相同，價(jià)格也各不相同。
而且隨著摩爾定律逐漸接近極限，未來(lái)半導(dǎo)體集成度提高的方向很可能會(huì)往封裝方面發(fā)展，2.5D/3D封裝技術(shù)也是目前半導(dǎo)體行業(yè)最前沿最熱門(mén)的研究領(lǐng)域之一。
了解芯片封裝流程對(duì)于從事芯片封裝相關(guān)的崗位來(lái)說(shuō)是很有必要的，尤其是封測(cè)廠技術(shù)人員，或者芯片研發(fā)團(tuán)隊(duì)的封裝相關(guān)崗位如產(chǎn)品工程師、封裝設(shè)計(jì)工程師、封裝NPI工程師等，都屬于必備技能。
FT測(cè)試
FT是Final Test的縮寫(xiě)，通常是芯片出貨前的最后一道測(cè)試。FT測(cè)試屬于芯片級(jí)測(cè)試，是通過(guò)測(cè)試板(Loadboard)和測(cè)試插座(Socket)使自動(dòng)化測(cè)試設(shè)備(ATE)到封裝后的芯片之間建立電氣連接。FT測(cè)試的目的是篩選出滿足設(shè)計(jì)規(guī)格的產(chǎn)品賣(mài)給客戶。
FT測(cè)試需要的硬件設(shè)備包括測(cè)試板、測(cè)試插座、ATE測(cè)試機(jī)臺(tái)、Handler以及Change Kit。其中Handler也稱(chēng)為自動(dòng)化分類(lèi)機(jī)，是用來(lái)實(shí)現(xiàn)FT測(cè)試自動(dòng)化的設(shè)備，Change Kit屬于Handler的配套治具。
測(cè)試工程師需要基于ATE測(cè)試平臺(tái)開(kāi)發(fā)FT測(cè)試程序，內(nèi)容通常包括電氣連接性測(cè)試、功能測(cè)試和參數(shù)測(cè)試等。程序會(huì)根據(jù)測(cè)試結(jié)果Pass或者Fail進(jìn)行物理分Bin，也就是說(shuō)把pass和fail芯片物理上分到不同的容器中。
這里我們也會(huì)把不同類(lèi)型的Fail芯片分到不同的物理容器中，方便對(duì)特定類(lèi)型的fail芯片進(jìn)行分析或者重測(cè)。
FT測(cè)試結(jié)果也是以良率的形式進(jìn)行統(tǒng)計(jì)，F(xiàn)T良率就是指pass芯片占測(cè)試芯片總數(shù)的百分比。FT測(cè)試是保證芯片質(zhì)量的最后一道關(guān)卡，也是芯片測(cè)試階段最重要的環(huán)節(jié)。
理想的FT測(cè)試程序是100%覆蓋率，也就是說(shuō)所有的測(cè)試項(xiàng)目全部放在FT測(cè)試階段。但是這樣做的成本是非常高的。
首先，F(xiàn)T測(cè)試Fail損失的是封裝后的芯片，包含了封裝的成本。其次，較高的測(cè)試覆蓋率需要更多的ATE測(cè)試資源，也就意味著FT測(cè)試并行度會(huì)降低，這樣會(huì)增加測(cè)試成本。兩個(gè)site并行測(cè)試比一個(gè)site單獨(dú)測(cè)試肯定要?jiǎng)澦?。所以，需要將FT測(cè)試與CP測(cè)試綜合考慮才能找到相對(duì)優(yōu)化的測(cè)試方案。
例如，有一些對(duì)封裝不敏感的測(cè)試項(xiàng)，我們就放在CP測(cè)，F(xiàn)T不測(cè)；有一些跟封裝關(guān)系特別密切的測(cè)試項(xiàng)，我們就可以放在FT測(cè)，CP不測(cè)?？傊?，芯片測(cè)試(CP和FT)是一個(gè)整體，需要綜合考量，找到較好的測(cè)試方案。
SLT測(cè)試
SLT是System Level Test的縮寫(xiě)，SLT測(cè)試屬于板級(jí)或系統(tǒng)級(jí)測(cè)試，也是通過(guò)測(cè)試板和測(cè)試插座使測(cè)試主機(jī)到封裝后的芯片之間建立電氣連接。SLT測(cè)試的目的是提高產(chǎn)品板生產(chǎn)良率，減少產(chǎn)品板生產(chǎn)成本。
通常，半導(dǎo)體公司如果直接出售芯片一般不需要做SLT測(cè)試，F(xiàn)T測(cè)試完成后就可以直接出貨給客戶。但是有很多半導(dǎo)體企業(yè)都是出售搭載芯片的產(chǎn)品板給客戶，或者像Intel處理器這樣功能相對(duì)固定的芯片，需要在FT測(cè)試之后再加一道SLT測(cè)試。
SLT測(cè)試需要的硬件設(shè)備包括測(cè)試板、測(cè)試插座、Handler、Change Kit以及測(cè)試主機(jī)與連接線等。
SLT測(cè)試屬于定制化測(cè)試，軟件部分靈活度比較高，不需要基于自動(dòng)化測(cè)試平臺(tái)開(kāi)發(fā)，完全由測(cè)試工程師自主開(kāi)發(fā)。
SLT測(cè)試內(nèi)容通常包括芯片功能測(cè)試、高速接口測(cè)試以及DDR內(nèi)存相關(guān)的測(cè)試等。與FT測(cè)試相同，程序會(huì)根據(jù)測(cè)試結(jié)果Pass或者Fail對(duì)芯片進(jìn)行物理分Bin。
SLT測(cè)試結(jié)果也是以良率的形式進(jìn)行統(tǒng)計(jì)，SLT良率就是指pass芯片占測(cè)試芯片總數(shù)的百分比。
從目前半導(dǎo)體發(fā)展的趨勢(shì)看，在5G、物聯(lián)網(wǎng)和人工智能的大力發(fā)展與推動(dòng)下，專(zhuān)用型芯片已經(jīng)逐漸成為未來(lái)的主流形式。相應(yīng)的，SLT測(cè)試在芯片測(cè)試領(lǐng)域的受重視程度也越來(lái)越高。在不久的將來(lái)，SLT測(cè)試很可能將會(huì)成為芯片測(cè)試中最重要的環(huán)節(jié)。
了解FT測(cè)試和SLT測(cè)試對(duì)于從事半導(dǎo)體封裝測(cè)試相關(guān)的崗位比較重要，尤其是封測(cè)廠如日月光、安靠、長(zhǎng)電等測(cè)試相關(guān)的技術(shù)人員，或者芯片研發(fā)團(tuán)隊(duì)的量產(chǎn)相關(guān)崗位如產(chǎn)品工程師、測(cè)試工程師等，都屬于必備的基礎(chǔ)知識(shí)。
花了這么多時(shí)間，終于把芯片生產(chǎn)測(cè)試流程給大家講清楚了。希望我講的內(nèi)容能讓大家對(duì)芯片的生產(chǎn)測(cè)試流程有一些了解，知道芯片是怎么來(lái)的。如果你正在或者將來(lái)從事半導(dǎo)體行業(yè)，希望這些內(nèi)容能夠幫助到你。
全文完。
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